Un timeout dans cocotb
Avec Cocotb nous avons parfois des coroutines qui sont susceptible de rester «coincées» dans une boucle d’attente infinie. Si l’on y prête pas garde, on a vite fait de remplir son disque dur de traces...
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Identification des bitstreams de la série 7 avec usr_access2
Le processus de synthèse/placement/routage/bitstream prenant beaucoup de temps, on est amené à faire d’autres activité pendant le traitement. Ce «switch» de tâche nous amène à faire des erreurs...
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10 ans de Cocotb
Et voila, ça fait 10 ans que Cocotb existe. On remercie toute l’équipe du projet qui a ainsi ré-enchanté la validation VHDL/Verilog. Longue vie à Cocotb \o/
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RHDL – Ruby Hardware Description Language
Un langage de description matériel écrit en Ruby visiblement maintenu par deux personnes. Je ne sais pas ce qu’il vaut.
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Cartes Gatemate
Nous avons déjà parlé du Gatemate dans les colonnes du FLF. Mais jusqu’à présent, seul le kit de développement officiel de CologneChip était disponible. Le tarif du kit officiel étant assez élevé on...
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Getting started with FPGAS
Russell Merrick est un ingénieur en électronique qui travail sur des FPGA depuis plus de 15 ans. C’est l’auteur du site internet Nandland qui propose toute une série de tutoriels pour débuter et...
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Quickfeather eos s3 logic cell (pp3)
Quand on utilise la suite symbiflow pour synthétiser un projet sur le eFPGA (pp3) de la quickfeather on tombe sur des nom étranges de cellule logique. Circuit Statistics: Blocks: 65 .output : 3 ASSP :...
View ArticleComment générer du SystemVerilog et/ou du Verilog avec Chisel 6
Avec les dernières version de chisel le «backend» de génération du verilog a changé. SystemVerilog Avec circt on peut générer en systemVerilog avec la méthode emitSystemVerilogFile() inclue dans le...
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